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Corsair XMS3 DDR3-1333 DHX

Empresa:: Corsair
Modelo:: CM3X1024-1333C9DHX
Autor:: Eagle
Fecha:: 13-08-2007

Conclusión:

Para todos los que han estado leyendo el review hasta aquí, creo que se hace mas que claro el problema de las memorias DDR3 de la actualidad y es simple de resumir: altas latencias, mientras que las mismas no bajen al menos un poco o su velocidad de Clock se aumente considerablemente, los Kits de memoria DDR3 no son una alternativa viable a los Kits de memoria DDR2 que podremos encontrar en el mercado en la actualidad por la sencilla razon de que las memorias DDR2 están mas baratas que nunca y las memorias DDR3 todavía cuestan demasiado para el poco o negligible aumento de performance que ofrecen. Si observamos los resultados veremos que si hubieramos corrido los Benchmarks de este Kit a las latencias de fabrica (9-9-9-24) hubieramos obtenido resultados mucho peores que los vistos aquí y hubiera sido derrotado por los Kits de memoria DDR2 mas economicos, pero como este Kit nos permite correr a latencias menores, esta es una virtud del producto que no puede ser negada.

Por el momento, podremos recomendar este producto como una buena entrada para los nuevos motherboards DDR3 pero no esperen ningun cambio violento de performance en comparación a las memorias que estuvimos viendo en el mercado, cualquier persona que disponga de al menos DDR2-800 con buenas latencias o incluso DDR2 de 1066Mhz verá que por el momento es totalmente innecesario el cambio. Mas allá de esto el Kit funciona mejor de lo esperado para los valores que el fabricante nos indica por defecto por lo cual merece una recomendación.

Puntos Fuertes:

Puede trabajar a 1333Mhz con mejores latencias que las especificadas por el fabricante.
Buena Performance con latencias a 8-8-8-20
Sistema DHX de disipación

Puntos Débiles:

Utilizando las latencias por defecto de 9-9-9-24 su performance es similar a un Kit DDR2-1100 en la mayoría de los casos incluso corriendo a 1500Mhz de Clock

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Comentarios

Hay 36 comentario(s) - Registrate para dejar tu comentario.

#1 010101:
13-08-07 | 07:43 pm
Si muy poca relacion precio calidad, de todas las ddr3 que he visto las mejores son las ST que tienen unos timings muy buenos y las llevaron con oc a 2000 mhz creo una bestias. Me gustiria un review de esas memos. Saludos y gracias por el review
#2 nelsonbi2006:
13-08-07 | 07:59 pm
lindo review pero ...55mil puntos en el 3dmakr2001 me parece poca diferencia contra las DRR actuales...
#3 FoxTeRr:
13-08-07 | 08:17 pm
Muy bueno el review.
El producto es excelente, pero en lo que respecta a standar DDR3 es un real desastre, con tal de "avanzar" no les importa nada. Yo con mis OCZ Performance DDR400 a DDR480 y la Veniza a 2.8 Ghz hago mas de 7k de ancho de banda en el Sandra.
Veo como las DDR siguen siendo mas eficientes que DDR2 y mas aun que DDR3.
Sigue sin tentarme el paso a C2D, hay que disponer de buena plata solo para comprar un mother desente, los micros tienen buenos precios.
#4 x7x:
13-08-07 | 08:20 pm
jajaja foxterr, 125% agree desde..."Muy bue.." hasta "precios.".
#5 samburdi:
13-08-07 | 08:50 pm
Buen review Eagle, pero para colmo de la poca innovación de la tecnología DDR3, cuanto cuestan en Argentina esas memorias?.
#6 linkspike:
13-08-07 | 09:52 pm
Hola, saludos a todos. La verdad los reviews son bueno pero lo unico que no me gusta es que recomienden todo loq ue se atraviesa, eso da la impresion de que no son imparciales, gracias.
#7 BNDMOD:
13-08-07 | 10:35 pm
Fácilmente arriba de los 650 Dolares cuestan estas memorias.
No hay relacion precio/performance hoy en dia, con estas latencias y a estos clocks en un futuro cercano cuando bajen las letencias y todos los clocks esten cerca de los 1800 se va a hacer mas notoria la performance..
#8 MagnumStrike:
14-08-07 | 02:25 am
Interesante el review, aunque se nota que los valores en el Sandra no son tan impresionantes como esperaba.
¿La memoria se evaluo single-channel, o dual-channel?.
Ademas, esas memorias tan rapidas deberian venir con un bus extra-ancho (128 bits o 256 bits) para compensar la mala latencia que tienen, y permitir combinaciones cuadruple-channel diseñadas especialmente para evitar la saturacion de los chips por exceso de trabajo. Una mayor cache L2 ayudaria a darle un descanso a las memorias. Seria bueno sacar la cache L2 del micro y dejarla externa en el motherboard para que sea ampliable e independiente del micro. Si en el futuro se mejoran los algoritmos de cacheo, el controlador L2 tendria que poder sacarse de un zocalo y actualizarlo. No es bueno que todo este metido en el micro.
Tambien los codigos de maquina deberian incorporar nuevas instrucciones que dirijan la carga especulativa, indicando que mas adelante sera necesario acceder a tales zonas de memoria asi cuando llegue el momento buena parte ya este en la memoria L2 esperando ingresar al micro. Tambien se aplica lo mismo para la descarga de memoria, informando al micro con instrucciones especiales del procesador que la memoria utilizada en tal region de memoria debe descartarse de la cache L2, para dar espacio a nuevas cargas.

La ram sigue siendo lenta con respecto al micro, y los buses son angostos como un hilo de coser. Hasta cuando se va a insistir con Mhz?. Pongamos un bus de 1024 bits y a trabajar chochos!.
#9 leoboca85:
14-08-07 | 09:14 am
Por la relacion precio/calidad, creo que la mayor ventaja de que salgan estas memorias es que bajarán los precios de las DDR2. Saludos!
#10 DJ_Rufa:
14-08-07 | 09:23 am
Todavia estan muy crudas las ddr3. Me sigo quedando con ddr2, que si estan con timing apretados y buenas frecuencias, responden muy bien.
Con respecto al punto positivo de que en 1333mhz trabaje a menores latencias, tambien se vario el voltaje? Porque sin ir mas lejos, mis memorias que trabajan stock en 800 (4-5-4-15) con 2.3v estan en 867mhz (4-4-4-5). lo cual me parece muy bueno. Saludos.
#11 The Big Praf:
14-08-07 | 09:43 am
Me gusto mucho el review, se ve que todo lo que se dice se toma en cuenta (y)
Obviamente, las DDR3 están en pañales. Pero si empiezan al mismo nivel que las DDR2 actuales con OC, creo que van a tener un gran futuro... cuando bajen los precios, las latencias y suban las frecuencias. Por ahora, es como que son una gran promesa, nada mas.

Por cierto, a que voltaje trabajan estas mmos?
#12 Eagle:
14-08-07 | 12:08 pm
Lo que decis es muy cierto Magumstrike, pero tené en cuenta un factor fundamental.
Duplicar o triplicar el ancho de banda del bus de 128 a 256 o 512bits triplicaria la cantidad de conductores, la cantidad de layers del PCB y el costo de fabricación a un nivel tal que los productos serían costosisimos de fabricar y por ende con un nivel de ventas muy bajo.

Hoy en dia es imposible hacer esto, por eso se hace incapie en la velocidad, o aumentas el ancho de banda o aumentas la velocidad y el costo de aumentar la velocidad es mucho menor al de cambiar la arquitectura, aumentar el ancho de bus tambien aumentaría la cantidad de contactos de CPU y NB (NB en caso de que sea chipset intel por ahora) y eso es actualmente imposible.

Acordate que los NB de Intel y la mayoria de sus motherboards son pin a pin compatibles por eso es que es tan facil ir mejorando y scando nuevos Chipsets, ya que son minimas las variaciones a realizar.

Por ahora, duplicar o triplicar el ancho de banda del bus aumentando sus bits no es una opcion viable.
#13 striker:
14-08-07 | 02:28 pm
buen review, las memos me gustaron pero pasara un buen tiempo para q me pase a ddr3

saludos
#14 MagnumStrike:
14-08-07 | 10:05 pm
Si Eagle, el tema del mayor costo es cierto, pues el diseño de circuitos que manejen un bus mas ancho va a ser mas complejo. Ahora bien, que el bus sea mas ancho no significa que deba tener mas conductores. La señal electrica podria ser poli-binaria en lugar de tener dos niveles (0 y 1) en bruto como ocurre hoy. Entonces cada conductor podria transportar multiples bits por clock ahorrando cablerio y demas. Incluso se estaba investigando una tecnologia optica que podia acomodar muchos lasers por fibra multiplicando el ancho de banda por conductor. Yo creo que el mayor costo se debe a que es necesario sentarse y analizar mas tiempo. Pero eso no se puede cuando la presion capitalista obliga a sacar productos *ya* o sino nos devora la competencia.
Puede ser que mi enfoque peque demasiado por buscar lo mejor en terminos arquitectonicos, y tal vez me olvide (o no le de tanta importancia) de las limitaciones del sistema economico imperfecto con el que vivimos actualmente.
Gracias por el comentario y el review que fueron muy completos. Saludos.
#15 chamu86:
15-08-07 | 10:25 am
De ninguna manera es conveniente sacar la cache del micro y/o del nucleo del mismo. Precisamente se incorporo al die para que tenga un aceso ultrarrapido y que es memo vaya a la misma velocidad del micro. Falta de cache?????? no te diste cuenta que casi no hay diferencia de rendimiento entre los core 2 duo con 2mb y los que poseen 4mb?? ni hablar de los Athlon.....
Lo que si estaria bueno es que intel integre el controlador de memoria en su proximo diseño ya que esta comprobado que salvo casos de GPU onboard es beneficioso.
Sacar la cahe L2 del nucleo del CPU seia retroceder una decada!!
Me vi obligado a responder esto a MagnunStrike porque despues hay qente que repite cosas que estan lejos de ser acertadas.
Por ultimo aclaro que mi intencion no es atacar a nadie sino aclarar un poco la cosa. Saludos
#16 Eagle:
15-08-07 | 02:15 pm
Si, yo no debato sobre sacar la Cache porque a mi también me parece errado, pero si el tema de aumentar el largo del bus, porque es cierto que hace tiempo venimos con los 128bits de bus de memoria y sería hora de pasar a 256, pero implicaría utilizar 4 modulos o cambiar toda la tecnología actual de memoria lo cual veo poco probable.
#17 SunYear:
15-08-07 | 07:52 pm
Totalmente a favor de los comentarios hechos por los usuarios amigos a favor de mantener la cache en el micro, pues como bien dijeron por ahi, se decidio por integrar la cache en el nucleo, para que esta trabaje a la velocidad del procesador. Luego la cantidad hoy en dia tampoco es problema, con la reduccion de la arquitectura de fabricacion, los procesadores incorporan cada vez mas cache (12 MB en los nuevos Penryn).

AMpliar el bus de la memoria a 256bits es una solucion viable, y que probablemente se aparezca en los proximos años.

Respecto al review en si, exelente trabajo, estas memorias (DDR3) aun no justifican un gasto incomensurable que supone cambiar de motherboard para obtener un rendimiento casi insensible. Aparentemente DDR2 tiene mucho camino aun por recorrer.
#18 MagnumStrike:
16-08-07 | 10:32 am
Con respecto a la Cache L2 me parece que no es lo suficientemente efectiva considerando que ya hablamos de gigas de ram con caches minimas de pocos megas. Antes las 386 venian con 256K o 512K de cache para 2 o 4 megas de ram. Ahora tenemos casi lo mismo para *mil veces esa ram*, cuya velocidad se aproxima bastante a la de la cache L2. En los bench se hacen los tests con la ram a su maxima velocidad (DDR2 de 800 a doble canal). ¿Que pasaria si se usara la mas lenta posible para ver el trabajo de la L2?. No se nota la diferencia con 2 o 4 megas porque ambas cantidades estan muy lejos de lo que se necesita, y encima porque es pocas veces mas rapida que la ram a full. Ademas tampoco estan los mecanismos de carga/descarga especulativa que citaba. La cache en el micro abarata el diseño, pero se puede hacer una cache L2 externa mas rapida que el procesador (o bien multi-nucleo para manejar varios canales en paralelo), conectada a la ram con un bus muchas veces mas ancho y con un diseño modular que no existe ni existira por lo visto.
Fijense que el progreso de la tecnologia L2 se hace al paso del microprocesador, es decir, tan lento como el diseño entero de un nuevo micro que es un trabajo colosal. Si la tecnologia permite una mayor compactacion de la L2, o bien un enfoque multiprocesamiento con mas nucleos propios para esa estructura especifica, no veo porque tenga que ir al ritmo de otro componente aun mas complejo. La importancia de tener un rapido acceso a la ram justifica esa mayor inversion.

En lo inmediato se puede ampliar la L1 ultrarrapida del micro (facil de hacer, no se inventa nada nuevo aqui) junto con esas instrucciones nuevas para dirigir el trabajo de la L2 a fin de hacerla mas eficiente (ninguna cache L2 puede adivinar a que ram se accedera despues, pero eso si lo sabe el programa). Y como medida mas a largo plazo se pueden dar mas registros del procesador para que el programa haga lo suyo mas rapidamente (estilo RISC), ya que al parecer no les cuesta tanto crear nuevos sets de instrucciones SSE con sus nuevos registros de muchos bits y demas...

No critico el disenso. Mucho peor es el autoritarismo...

Pero me molesto un poco la expresion "despues hay gente que repite cosas que estan lejos de ser acertadas". Me parece que es muy soberbia porque niega de plano un enfoque que no se ha intentado, y por lo tanto, cuyas posibilidades se desconocen. El manejo de la cache L2 siempre fue deficiente, ya que todas las miradas se dirigian a la ALU, los Mhz, etc. (se la ponia como paliativo para que vaya tirando y nada mas).

Espero no haberlos cansado con tanto texto, despues de todo no somos nosotros quienes tomamos las decisiones (snif) sino unos gordos que solo piensan en la plata y nada mas.
#19 Eagle:
16-08-07 | 11:14 am
Mover el Cache compartido del Core2 fuera del Procesador por mas interesante que sea la idea sería la peor idea que podría tener Intel, ya que una de las ventajas de tenerlo compartido es que puede compartir la información y que puede ser utilizada por uno u el otro Core. No creo que estemos hablando de un diseño deficiente, por el contrario, me parece que el diseño de Cache separada de AMD es deficiente, el del Core2 me parece muy inteligente y no se me ocurriría sacarlo del procesador, por ahora sigue siendo lo suficientemente rapido como para no necesitar sacarlo.
Ademas, te imaginás lo que podría ocurrir si al sacarlo te encontrás con que la velocidad de la Cache externa debería subir acorde al clock del CPU? mas de algun overclocker mataría al ingeniero que se le ocurra sacarla, dudo que por mas eficiencia y mejora tecnologica puedas equiparar una Cache interna por una simple razon que te estas olvidando = la velocidad Luz.

Por el momento, no hemos podido superar la velocidad Luz y como bien sabes, la eficiencia en un procesador juega un papel tan fundamental que no podrías sacar la Cache del procesador sin incurrir en una latencia adicional dada por los mismos contactos y el recorrido que deberían hacer, desde el procesador, a las patitas, de las patitas al PCB, la latencia adicional y la alta velocidad de Clock de la Cache provocarían mayores ciclos de espera y ni hablar de las interferencias externas que eso causaría, a tan altas frecuencias (3ghz - 3.5ghz) eso sería inaceptable.

Entiendo que la idea es interesante, pero si tenes en cuenta el factor luz, sigue siendo viable utilizar la Cache L2 dentro del procesador.
#20 MagnumStrike:
16-08-07 | 03:28 pm
Bien Eagle, fijate que estaba pensando en el tema de la latencia para aclararlo pero lo señalaste primero.
Justamente una de las razones por las que se incorporo el copro-matematico, la cache L2 y la controladora de memoria es por los problemas de latencia que se presentan cuando trabajamos con altas frecuencias de clock (ademas de que es mas barato, etc). Suponiendo que las señales electricas se desplazaran a la misma velocidad que la luz, 300 mil Km/seg son 30 mil millones de centimetros, o 30 Giga centimetros/seg. A 3 Ghz. de clock tenemos 10 cm de distancia sin penalizar la latencia. Si la distancia es mayor, la señal llegara despues. Si por ejemplo la distancia son 20cm, llegara con 1 clock de retraso. Hay que ver que eso se aplica a la 1er señal, las demas vendran seguido como un trencito.
Esa penalizacion se da tanto de ida (micro-exterior) como de vuelta (exterior-micro). En el caso de la comunicacion con la cache L2, hay que considerar que muchisimo mayor es la perdida de latencia por las esperas que se hacen con la memoria RAM. Eso ocurre cuando se acceden zonas extensas de la memoria sin repetir los mismos accesos. Entonces no pueden reutilizarse los contenidos de la L2 y no le queda mas remedio que terminar esperando a la ram lenta que le abastezca.
Por eso es crucial una carga especulativa (o anticipada) inteligente. Si el programa (o el sist. operativo) ya sabe que necesitara acceder a determinadas regiones de la memoria en el futuro, entonces que las vaya cargando antes para que cuando el micro las solicite ya esten listas en la L2 y salvamos la espera. Lo mismo con la descarga, si no se necesitaran mas entonces que las quite de la cache y haga espacio adelantandose a nuevos requerimientos especulativos.
Luego, la perdida de latencia con la L2 en si misma se resuelve evitando transferencias muy pequeñas donde hay mayores perdidas (la 1er señal de ida-solicitud y vuelta-respuesta de c/u de ellas). Un manejo por lotes mas grandes hace insignificante esa perdida.

10cm de distancia antes de penalizar no es tan poco, por lo que no es tan terrible la perdida de latencia. Si ese problema se hace tan importante, es porque hay una ineficiencia inherente al procesador de pedir muchos datos de a poquito. Entonces es mas facil acercar la L2 que resolver este problema. Con las tecnicas de carga especulativa creo yo que se lo resuelve por completo sin sacrificar la modularidad de tener una cache L2 externa, quizas en un diseño SMP multi-procesador (ademas del multi-core). Tambien hay penalizaciones dentro del micro mismo porque los datos no estan en la cache L1, tanto codigo como datos, y debe buscar en la L2 a mucha menor velocidad penalizando el core y perjudicando la fluidez del pipeline de ejecucion.

En fin, una cache L2 externa puede abastecer tambien a otros procesadores externos de otro tipo (GPUs, de sonido, de red, controladora de discos ultrarrapidos, etc) en forma totalmente transparente, y eso seria muy positivo para la performance general del sistema. La cache L2 pertenece al ambito de la gestion de memoria RAM y no del procesador. Meter todo en el micro no me gusta, y acentua aun mas los monopolios existentes.

Incluso si fuera mas lento, con bus mas ancho y todo, prefiero sacrificar velocidad pero tener la flexibilidad de armar el hardware mas acorde a mis necesidades y no como digan los empresarios. Esto me hace acordar al intento de Microsoft por eliminar la Bios de los mothers pero eso es otra cuestion.

Espero haber aportado algo. No me creo dueño de la verdad, solo doy algunas ideas raras que lamentablemente van a contramano de lo que pasa en estos dias...
#21 Vegeta:
16-08-07 | 08:07 pm
Yo quiero la L2 fuera de mi compu al lado del monitor.

Che esta re bueno leer esto es muy interesante.
#22 Soaler:
16-08-07 | 09:19 pm
Yo creía que en las latencias influían los efectos inductivos y capacitivos que se generan en los circuitos (más allá del tema de la luz), lo cual debería hacerse más evidente con mayores frecuencias ¿tiene algo que ver o me fui al carajo?
#23 Ema_ikky:
17-08-07 | 12:04 am
muy interesante todo lo que dicen muchachos, los felicito
#24 chamu86:
17-08-07 | 09:42 am
Pero entonces si vos tenes razon todos los ingenieros son unos tontos y las empresas se chupan el dedo. No sabias que se gastan millonadas en investigacion y desarrollo. El hardware que se vende en los negocios es fruto de eso y no de alguien en un foro que "se le prendio la lamparita". No hay duda que las empresas podrian brindarnos mejores productos y que no lo hacen porque sino no cambiariamos la pc cada 3 años, pero lo que yo te dije esta comprobado, hasta lo podes comprobar vos mismo si tenes la posibilidad de tener acceso a diferente hard (de amigos o lo que fuese) y no hablo de un benchmark. Yo hice un monton de pruebas de performance con aplicaciones reales en P2, P3, varios pedoceleron, diferentes P4, duron, varios athlon XP, varios Athlon 64, Athlon 64 x2, Pentium D, varios Core 2 duo.
Hay varios aspectos que se te pasaron por alto en el tema cache como ser Asociatividad, latencia, entradas de TLB, etc.
Decir que la cache de los micros actuales es escasa por el simple hecho de que un 386 tenian 256 o 512kb es poco sustentable......no es una cuestion de proporcionalidad con hardawe anterior. Plantear eso seria parecido a juzgar la placas de video por su cantidad de memoria cuando sabemos que hoy en dia hay muchisimas otras caracterisiticas mas importantes para la performance que eso.
que quede claro: la idea fundamental de la cache es su velocidad y no su capacidad. Para capacidad esta la RAM, se complemtentan.
Repito: mi intencion no es armar un put@erio sino "aclarar" algunas cuestiones. No lo digo yo, lo dice la gente que sabe
#25 ATijbaroli:
17-08-07 | 10:39 am
No es por nada pero los 386 rara vez tuvieron más de 128 KB de L2
#26 Eagle:
17-08-07 | 10:49 am
Pasa que las necesidades de un 386 no llegaban ni por asomo a las necesidades de un Core2Duo por ejemplo.
La cantidad de instrucciones por ciclo de reloj y el alto clock de procesamiento harían dificil la situacion de que el procesador tenga que trabajar con tan poca cache.

Sigo pensando que por mas que la idea sea buena, no podrían sacar la cache L2 del procesador sin incurrir en una penalización seria, lo interesante no es quitarla del procesador, eso para mi esta fuera de la discusión, lo interesante sería agregar una Cache L3 fuera del procesador y antes de la RAM, eso se podría hacer a nivel motherboard.

Pero, como todos saben, esto fué muy costoso y se dejó de utilizar, recuerdan los motherboards con Cache externa? se acuerdan que en Arg le decian "la caché fantasma" porque le sacaban los chips y le pegaban plasticos con forma de Chip"

Mas allá de que aqui hacian esas cosas, la Cache externa se ha usado y fué inefectiva por un tema de costos.
#27 chamu86:
17-08-07 | 11:31 am
recuerdo perfectamente la epoca de la "cache fantasma", como tambien cuando los incredulos se creian que el micro iba a la velocidad que marcaba el gabinete (era 486/pentium) donde los armadores le ponian que diga el numero que ellos querian.
Nada mejor que informarse bien y no creer en lo que dicen algunos (ya sea por intereses o por ignorancia). Saludos
#28 ATijbaroli:
17-08-07 | 12:53 pm
O cuando los K6-2 + q tenían L2 integrada la L2 del mobo pasaba a ser L3, pero como trabajaba a velocidad de FSB y ya el FSB era usado por el bus del proce para comunicarse con AGP, memoria, etc, creo q la mejora era casi nula.

lo de los chips L2 fake no solo aca...
#29 MagnumStrike:
17-08-07 | 04:34 pm
Cuando los microprocesadores aumentaban sus Mhz en la guerra por el rendimiento, yo decia que lo mejor era el multiprocesamiento y la eficiencia por clock. De que sirven tantos Mhz si las instrucciones llevan muchos ciclos?. Mis amigos se reian. Ahora Intel se choco con el muro de los Ghz y tuvo que hacer mas superescalar su linea de micros, o sino bye. Doble nucleo, cuadruple, v8, ... Entiendo la cuestion de la latencia, y que una solucion facil y rapida es meter todo en el micro y chau, como si la ram no estuviera lejos del micro y no produjera problemas de latencia inaceptables. Tambien el ancho del bus es insignificante para mover tanta informacion, y aumentar los Mhz no hace otra cosa que agravar las limitaciones del diseño.
La asociatividad se refiere al proceso interno de busqueda de la cache, y no a la arquitectura de la union ram-procesador. No mezclemos cosas que nada tienen que ver con lo que se afirma. ¿Donde estan los mecanismos de carga especulativa que harian mucho mas eficiente a cualquier cache, con total independencia de su tecnologia de busqueda?. Hay una infinidad de solicitudes pequeñas de datos que lo unico que hacen es agravar la pobre latencia, y es mas facil erradicar aquello que esta amplificando el problema que solucionarlo definitivamente de raiz.

Cuando Einstein propuso interrogantes revolucionarios era un pendex de 16 años y muchos se le reian. Le dijeron que nunca iba a llegar a nada, y le cerraron las puertas en una universidad. Despues le imploraban que diera clase alla... Las ideas son fuertes por su contenido de verdad, y no por lo que digan montones de personas. Cuando se discuten ideas hay que aportar fundamentos tratando de llegar a la verdad, y no negar todo porque se contrapone a lo aceptado. Eso dejenlo para quienes tengan miedo de pensar diferente.

Una cosa es la busqueda de lo barato, mejorando la relacion precio/performance. Otra cosa cosa muy diferente es plantear la mejor arquitectura, que ademas de performance aporte *flexibilidad*, con un diseño modular y escalable. El tema costo depende de un estado tecnologico. Yo me adelanto a eso, y no condiciono mi forma de pensar por los obstaculos que hayan hoy en dia... Muchos empapelan su vista con imposibles. Pobrecitos, nunca imaginaran nada distinto de lo que vean a su alrededor o de lo que digan todos.

El planteo de eagle me parece razonable, las empresas se guian por una logica monetaria en el marco de una economia que tiene mucho por mejorar todavia. Es inevitable que las imperfecciones del sistema economico le den forma a las decisiones de los empresarios, y de la industria. Si meter todo en el micro abarata las cosas a la vez que oculta ciertos problemas y mientras tanto seguimos en la carrera, lo entiendo. Pero las discusiones teoricas son diferentes, y esos condicionamientos estan fuera de lugar.

PD: tengo mothers 386 con 256K de cache y slots vacios para llenar. No conozco 386 con menos cache que eso. Hasta las viejas 286 tenian su cache, en una epoca en que la ram era carisima.
#30 chicalleje:
18-08-07 | 12:59 am
Yo por mi parte sin saber tanto de fisica y electronica pienso que el abaratamiento de los costos puede ser la razon por la cual no se pone en practica lo que dice magnumstrike. Y esta bien que asi suceda, ya va a llegar si tiene que llegar, pero a su debido tiempo. Se imaginan si hubieran sacado "Duron Quad"? jaja, prefiero que expriman al maximo las posibilidades de las arquitecturas presentes y mantengan un precio accesible hasta que realmente se vean forzados a cambiar. Es la mejor forma de crecer en casi todos los ambitos. Saludos a los que saben, yo sigo aprendiendo cada dia mas.
#31 MagnumStrike:
18-08-07 | 11:04 am
Esta gracioso eso del "Duron Quad" (si bien ya estaba el P4).

Lo que si estaba viendo al considerar la postura de -eagle-, es que la cache del micro como resorte para minimizar las llamadas hacia afuera, rendiria bien si mejora la eficiencia del codigo (programa compilado). En ese caso quedarian las caches propias del micro L1 (a full), L2 (mas lenta pero de mayor capacidad), y L3 en mother (rapida pero con bus anchisimo a memoria, para responder al micro, GPU, DMA de disco, etc).

Bien sabemos que los compiladores distan de ser eficientes. Aquellos programas que tienden a reutilizar las mismas areas de memoria tendrian una enorme ganancia de velocidad si se ejecutaran dentro del micro todo lo que se pueda. Entonces, si en vez de llamar innumerables veces a la memoria ram para guardar variables locales, se usaran todos los registros que se tenga a mano (ademas de optimizar los calculos para permitirlo), la cache L1 y L2 rendirian mucho mas. De aqui se desprende que es positivo que el micro tenga muchos registros internos controlables por el programador o compilador. La eficiencia de un codigo pensado seria mejor que el de una cache con un criterio generico de funcionamiento. Vale decir entonces que una mayor inteligencia interna del compilador hara codigos mucho mas compactos reduciendo el rango de memoria accedida.
Por otra parte, siguiendo la idea del Hyper Threading, si los programas fuesen elaborados de forma tal que reduzcan al maximo las dependencias innecesarias entre instrucciones, entonces un grupo de ellas se ejecutaran simultaneamente aprovechando aun mas todo el paralelismo que el procesador pueda brindar, evitando bloqueos totales del pipeline.

Tambien veia que la cache L2 en los micros multi-core esta particionada (X cantidad para c/core). El problema de ese enfoque es la redundancia, ya que habran datos repetidos en ambas caches que reduciran su efectividad. Esos cores ya tienen cache L1, por lo que es excesivo ponerle una L2 para c/u. En todo caso, usar una para todos ellos de mayor velocidad y/o *ancho del bus* (aspecto en el que insisto).

Ya se ve que crece rapido la cantidad de cores en los micros. Eso obligara a mejorar la comunicacion entre micro y ram, siendo urgente un ensanchamiento del bus que los une.
#32 micronics:
18-08-07 | 03:01 pm
A donde queres llegar MagnumStrike????
#33 Eagle:
19-08-07 | 01:16 pm
En la actualidad Intel esta sacando versiones nuevas de sus compiladores casi todos los dias, si te das una vuelta por la pagina de Intel vas a ver el "Intel C Compiler" actualizado casi al dia.

Lo unico que tienen que hacer los programadores es actualizar sus compiladores y recompilar el codigo.

Como Intel lo esta haciando practicamente de manera diaria, a los programadores no les cuesta demasiado actualizar y probar, porque crees también que el Core2Duo está sacando tan buenos resultados en comparación al X2 de AMD?

Hoy en dia, si analizas la relación costo-performance es mas simple y eficiente invertir en mejorar el compilador y mejorar la eficiencia DENTRO del CPU que salirse del mismo con una arquitectura revolucionaria que implicaria modificar toda la forma en que el codigo se escribe y re-programar todos los compiladores.

Tu propuesta puede resultar interesante, nadie la descarta, pero si sabes la mitad de negocios de lo que sabes de electronica e informatica sabrás que lo que no es viable nunca ve la luz del dia.

No es rentable modificar toda una arquitectura de esa manera y pretender que los fabricantes (que estan al dia con el tipo de forma de construcción), los diseniadores, etc, tengan que modificar TODO solamente por un nuevo disenio.

Los disenios revolucionarios sin embargo, se siguen probando y he visto proyectos universitarios mucho mas revolucionarios de lo que planteas y que ya estan en funcionamiento... "alguien dice computadoras quanticas?"
eso si es revolucionario, o computadoras que ya no se rigen por BITS, ESO SI ES REVOLUCIONARIO.

Pero cambiar estas cosas en un mercado donde 95% es PC y con una arquitectura que viene de tantos anios es dificil a imposible de manera brusca... todo cambio viene con el tiempo en este tipo de situaciones.... Se podría decir lo mismo para la mente humana pero no quiero filosofar aqui, si quieren la seguimos por el foro.
#34 MagnumStrike:
19-08-07 | 06:54 pm
No me parece que colocar una simple cache afuera en un diseño modular con un bus mas ancho fruto de señales poli-binarias vaya a cambiar -toda- la arquitectura. En absoluto. Si queres dejar la cache del micro como esta no hay problema, pero seria bueno que el usuario tuviese alguna posibilidad de configurarla segun sus necesidades.

Tampoco me parece que el core2duo saque ventajas solo por tener mas actualizados los compiladores. En este punto creo que la clave paso por un diseño superescalar mejorado que rinde mucho mas por clock que su competencia. El X2 viene de los viejos Athlon que competian contra el P4...

La computacion cuantica se investiga desde hace decadas, pero miniaturizar mas la plataforma de ejecucion no significa revolucionar la arquitectura que se monta sobre ella (seria hacer mas rapido lo ineficiente). Pudo haber alguien que planteo antes una idea mejor pero que se lo tildo de perejil porque no era viable en ese entonces (cuantas veces sucedio eso!!). Y computadoras que no se rigen por bits lo haran en otra base con ganancia de rendimiento pero seguira habiendo una equivalencia (donde esta lo revolucionario??).

Resumiendo. Mejorar una arquitectura *aporta eficiencia*, mientras que mejorar los Mhz, hacer cuantico el procesador y demas mejora la *velocidad*, mas no su eficiencia. Siempre sera economicamente mas viable mejorar un poco la velocidad porque los cambios de arquitectura no se pueden hacer de a poquito. Por eso es crucial su correcto diseño desde un principio. Si eso se hizo mal, entonces despues sera mas caro cambiarlo, o bien su rediseño llevara un tiempo que prohibe la alta competencia del "ya".

En una de esas meten tambien la ram dentro del procesador, la hacen funcionar como si fuese L1 y chau problemas de latencia. Pero siempre sera correcta la arquitectura de buses mas anchos, el procesamiento paralelo, etc.

Yo no me hago "el revolucionario", ni digo que mis ideas lo sean, para nada. Todo comenzo por haber planteado la *necesidad* de tener un bus de ram mucho mas ancho, cache configurable por el usuario (fijate arriba que apoye el esquema L2/L3) y algunos mecanismos de programa para dirigir la carga especulativa de la cache.
Luego llovieron los palos...
#35 Eagle:
19-08-07 | 10:48 pm
De que palo llegas, cuando uno plantea una idea generalmente se genera un debate en el cual se intercambian ideas, parte de plantear una idea es aceptar las diferencias entre cada uno y por supuesto, los diferentes puntos de vista, esto nada tiene que ver con atacarte a vos o a tu idea, por otra parte, yo propuse seguirla en el FORO ya que me parece mas apropiado que en un comentario de review pero no es para que te lo tomes así.
Hablar e intercambiar opiniones con el resto siempre genera discusion si tenes una idea distinta, el "como" te tomas vos los comentarios de otros es un aprendizaje para vos mismo.
#36 ATijbaroli:
21-08-07 | 04:58 pm
Nunca ví semejante offtopic...